Selaat menneen lukuvuoden (2022–2023) opintotietoja.
Haluatko vaihtaa kuluvaan lukuvuoteen?
Opintojakso, lukuvuosi 2022–2023
COMP.CE.240
Logic Synthesis, 5 op
Tampereen yliopisto
- Kuvaus
- Suoritustavat
Opetusperiodit
Aktiivinen periodissa 3 (1.1.2023–5.3.2023)
Aktiivinen periodissa 4 (6.3.2023–31.5.2023)
Aktiivinen periodissa 5 (1.6.2023–31.7.2023)
Koodi
COMP.CE.240Opetuskieli
englantiLukuvuodet
2021–2022, 2022–2023, 2023–2024Opintojakson taso
AineopinnotArvosteluasteikko
Yleinen asteikko, 0-5Vastuuhenkilö
Vastuuopettaja:
Sakari LahtiVastuuorganisaatio
Informaatioteknologian ja viestinnän tiedekunta 100 %
Järjestävä organisaatio
Tietotekniikan opetus 100 %
Ydinsisältö
- Main phases in implementing a digital circuit.
- Basics of VHDL language and how it is synthesized into circuit.
- Component verification and reuse. Principles of HDL simulator.
- Systems with multiple clock signals. Synchronization interfaces.
Täydentävä tietämys
- System realization in FPGA. Introduction to system design.
Osaamistavoitteet
Esitietovaatimukset
Pakolliset esitiedot
Lisätiedot
Oppimateriaalit
Vastaavat opintojaksot
Kokonaisuudet, joihin opintojakso kuuluu
Suoritustapa 1
Passed exam and accepted exercise work
Kaikkien osuuksien suorittaminen on pakollista.
Tentti
29.05.2023 – 11.06.2023
Aktiivinen periodissa 4 (6.3.2023–31.5.2023)
Aktiivinen periodissa 5 (1.6.2023–31.7.2023)
01.05.2023 – 14.05.2023
Aktiivinen periodissa 4 (6.3.2023–31.5.2023)
15.05.2023 – 28.05.2023
Aktiivinen periodissa 4 (6.3.2023–31.5.2023)
Osallistuminen opetukseen
09.01.2023 – 31.05.2023
Aktiivinen periodissa 3 (1.1.2023–5.3.2023)
Aktiivinen periodissa 4 (6.3.2023–31.5.2023)