Selaat menneen lukuvuoden (2021–2022) opintotietoja.
Haluatko vaihtaa kuluvaan lukuvuoteen?
Opintojakso, lukuvuosi 2021–2022
COMP.CE.240
Logic Synthesis, 5 op
Tampereen yliopisto
- Kuvaus
- Suoritustavat
Opetusperiodit
Aktiivinen periodissa 2 (24.10.2021–31.12.2021)
Aktiivinen periodissa 3 (1.1.2022–6.3.2022)
Aktiivinen periodissa 4 (7.3.2022–15.5.2022)
Koodi
COMP.CE.240Opetuskieli
englantiLukuvuodet
2021–2022, 2022–2023, 2023–2024Opintojakson taso
AineopinnotArvosteluasteikko
Yleinen asteikko, 0-5Vastuuhenkilö
Vastuuopettaja:
Sakari LahtiVastuuorganisaatio
Informaatioteknologian ja viestinnän tiedekunta 100 %
Järjestävä organisaatio
Tietotekniikan opetus 100 %
Ydinsisältö
- Main phases in implementing a digital circuit.
- Basics of VHDL language and how it is synthesized into circuit.
- Component verification and reuse. Principles of HDL simulator.
- Systems with multiple clock signals. Synchronization interfaces.
Täydentävä tietämys
- System realization in FPGA. Introduction to system design.
Osaamistavoitteet
Esitietovaatimukset
Pakolliset esitiedot
Lisätiedot
Oppimateriaalit
Vastaavat opintojaksot
Kokonaisuudet, joihin opintojakso kuuluu
Suoritustapa 1
Passed exam and accepted exercise work
Kaikkien osuuksien suorittaminen on pakollista.
Tentti
28.02.2022 – 15.03.2022
Aktiivinen periodissa 3 (1.1.2022–6.3.2022)
Aktiivinen periodissa 4 (7.3.2022–15.5.2022)
16.03.2022 – 31.03.2022
Aktiivinen periodissa 4 (7.3.2022–15.5.2022)
01.04.2022 – 24.04.2022
Aktiivinen periodissa 4 (7.3.2022–15.5.2022)
Osallistuminen opetukseen
26.10.2021 – 09.03.2022
Aktiivinen periodissa 2 (24.10.2021–31.12.2021)
Aktiivinen periodissa 3 (1.1.2022–6.3.2022)
Aktiivinen periodissa 4 (7.3.2022–15.5.2022)